信号完整性问题是高速PCB 设计者必需面对的问题。阻抗匹配、合理端接、正确拓扑结构解决信号完整性问题的关键。
传输线上信号的传输速度是有限的，信号线的布线长度产生的信号传输延时会对信号的时序关系产生影响，所以PCB 上的高速信号的长度以及延时要仔细计算和分析。
运用信号完整性分析工具进行布线前后的仿真对于保证信号完整性和缩短设计周期是非常必要的。在PCB 板子已焊接加工完毕后才发现信号质量问题和时序问题，是经费和产品研制时间的浪费。
1 板上高速信号分析
我们设计的是基于PowerPC 的主板，主要由处理器MPC755、北桥MPC107、北桥PowerSpanII、VME 桥CA91C142B 等一些电路组成，上面的高速信号如图1 所示。
板上高速信号主要包括：时钟信号、60X 总线信号、L2 Cache 接口信号、Memory 接口信号、PCI 总线0 信号、PCI 总线1 信号、VME 总线信号。这些信号的布线需要特别注意。
由于高速信号较多，布线前后对信号进行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真软件，它可以进行布线前仿真和布线后仿真。
2 印制板信号完整性整体设计
2.1 层叠结构
在传输线（PCB 走线）中的磁力线是沿逆时针方向的，如果把RF 返回路径与对应的源路径平行并且与其靠近，在返回路径中的磁力线（延逆时针方向的场），相对于源路径中的磁力线（顺时针方向的场），将是相反的方向。这样顺时针场和逆时针场可以抵消。如果源和返回路径之间的磁力线被消除或减小，那么除了在走线附近极小的面积，辐射或传导的RF 电流就不存在了。多层印制板可以实现通量最小化，这是采用多层电路板的原因之一。信号层靠近参考层，信号返回路径直接位于信号线的下方，回路面积最小，通量抵消最明显。
为了实现通量最小化，必须实现PCB 板上信号层和参考层交错排列，这样，每个信号层都有相邻的参考层。考虑到本板上的芯片数多，特别密集，而且电气网络也特别多，所以采用多少层的PCB 要仔细安排，多了或少了都不好：
如果层数太少，布线将变得很困难，甚至可能完不成布线。当然在布线过程中如果感觉布线空间不够，可以再增加层数，但加层后要对已完成的布线做许多调整，重新安排一些走线规则，这将增加许多工作量。
如果层数太多，加工成本增加，板子厚度可能失控。目前4 层板的板费为0.5 元/平方厘米左右，而六层板的板费为1.5 元/平方厘米左右。印制板层数每增加两层，板费要增加好几倍。按VME64 总线标准，印制板厚度应为1.6±0.2mm，即63±8mil，目前国内的印制板设备，采用的板芯一般最薄的为5mil 厚，铜层厚度有0.5 盎司、1.0 盎司、1.5 盎司等规格，如果层数太多，印制板厚度无法满足要求。
2.2 阻抗考虑
PCI2.2 规范要求PCB 上的信号线在未焊接器件之前的特征阻抗为60Ω－100Ω，VME64 规范要求PCB 上的信号线在未焊接器件之前的特征阻抗为50Ω－60Ω。按目前的集成电路生产工艺，50Ω－100Ω 的阻抗是比较合适的，不同的信号有一些差别。现在比较好的PCB 加工设备，能加工线宽4mil、间距4mil的印制线。根据阻抗要求和目前PCB 加工设备现状，信号线基本采用5mil 线宽和5mil 间距，对有些信号线的阻抗，如果层间距和印制板基材介电常数调整无法满足要求，可以采用4mil 的信号线布线。
2.3 传输速度
PCI2.2 规范要求PCB 上的信号线在无负载时的传输速度为150ps/inch－190ps/inch。PCB 上的信号线在无负载情况下的传输速度只与介质材料的介电常数相关，所以选取介质材料的介电常数时除了考虑它对印制线特征阻抗的影响外，还应考虑它对印制线传输速度的影响。
2.4 整板层叠及阻抗设计
综合以上三点，最后采用12 层印制板，其中8 个信号层（包括元件层），两个地层，一个3.3V 电源层，一个混合电源层（包括5V、2V、两个2.5V）。用HyperLynx 软件优化出来的PCB 层叠结构如图2所示，总厚度为65.7mil，即1.67mm，满足VME64 规范要求。
图2 PCB 层叠结构图示
3 时钟信号阻抗匹配
时钟信号是各设备工作的基础，所以时钟信号的质量尤为重要，在PCB 设计时要慎重对待。
板上时钟信号很多，主要高速时钟信号如图3 所示。
图3 板上高速时钟电路
时钟芯片的输出信号阻抗一般都比较小。芯片MPC950 的输出阻抗为7ohm，芯片AV9155 的输出阻抗为10ohm。本板上的时钟信号都是点对点连接，所以采用串行端接进行阻抗匹配电路设计。
具体串连电阻的大小由HyperLynx 仿真后决定。
4 L2 Cache 总线和60x 总线信号完整性分析
本板的L2 Cache 总线工作频率200Mhz，60x 总线工作频率100MHz，是板上工作频率最高的部分。依据MPC755、MPC107、PowerSpan 的芯片手册，阻抗在50 ohm～70 ohm 之内比较合适，按前面层叠结构的设计，5mil 的信号线宽是可以保证阻抗要求的。
因为板上这两个总线的负载最多为2 个负载，且这几个芯片之间的距离很近，相关的PCB 走线很短，所以信号时序关系一般能够满足要求（尽管其工作频率很高）。下面给出L2 Cache 总线上典型时钟线、地址线以及数据线的PCB走线图以及在HyperLynx 仿真软件的BoardSim 工具下的仿真波形。MPC755、MPC107 、PowerSpan 和GVT71128 芯片的IBIS 模型均来自于芯片厂商（Motorola、TUNDRA 和GALVENTECH）。
图4 L2 Cache 时钟线“CLK-OUTA”的PCB 走线及仿真波形
注：U20.N15(MPC755)为驱动端，U22.89(GVT71128)为接收端。
注：U20.J13(MPC755)为驱动端，U21.48 和U22.48(GVT71128)为接收端。
图2- 5 L2 Cache 地址线“L2ADDR14”的PCB 走线及仿真波形
注：U20.P18(MPC755)为驱动端，U22.29(GVT71128)为接收端。
图2- 6 L2 Cache 数据线“L2DATA23”的PCB 走线及仿真波形
5 Memory 总线信号完整性分析
设计线宽5mil，阻抗51.3ohm。
5.1 Memory 总线时钟信号
Memory 总线时钟信号由MPC107 给出。MPC107 提供4 个时钟信号：SDRAM_CLK(0:3)，这些时钟信号能驱动一个或更多的器件。MPC107 可以通过数字锁相环（DLL）来控制这些时钟信号，DLL 能用于调整时钟和控制及数据信号的相位关系。时钟相位调整可用来对重负载的Memory 总线提供补偿，或者用来补偿不能满足MPC107 的Memory 总线时序关系的SDRAM 器件。通常的调整方法是调整MPC107 的外部时钟反馈线（SDRAM_SYNC_OUT 到SDRAM_SYNC_IN）的长度。
图7 展示了不同长度反馈线对时钟信号相位关系的影响。
图7 SDRAM 时钟反馈线长度对时钟相位的影响
注：sys_logic_clk 是MPC107 的内核时钟，等价于SDRAM_SYNC_IN。设计Memory 时钟反馈线长度与SDRAM 芯片的时钟线等长，同时由于反馈线和时钟线都是只有一个负载，所以MPC107 内部Memory 控制逻辑时钟和SDRAM接收时钟相位基本相同。
5.2 Memory 总线信号时序关系验证
根据整板的层叠结构图以及信号线的宽度，得到Memory 总线信号线的一些参数如表1所示。
容性负载对传播延时有影响，负载单位长度等效电容为
其中 N0 为负载个数， CL 为单个负载电容。
那么线上实际的传播延时计算公式为：
各Memory 信号的延时如表2 所示，其中“最短长度”是同一个网络上距离MPC107 最近的负载与MPC107 上相应点的布线距离，“最长长度”是距MPC107 最远的负载与MPC107 上相应点的布线距离。
表2不包括时钟信号，SDRAM_CLK(0:3)的布线长度以及SDRAM_SYNC_OUT到SDRAM_SYNC_IN 的布线长度都为2inch，等长，不影响Memory 信号的时序分析。表2- 2 Memory 总线信号延时计算
 表中，最短飞行时间为478ps，最长飞行时间为1493ps。
下面是100MHz 频率下Memory 信号的时间富裕量分析。表2- 3 Memory 总线信号时序分析
 可以看出，在最坏情况下，信号“建立时间”有857ps 的富裕量，完全能满足Memory 信号时序要求。因为MPC107 的信号有效时间为5.5ns，所以信号“建立时间”和“保持时间”都能够满足要求。
5.3 Memory 总线信号仿真
Memory 总线CLK 信号采用源端阻抗匹配策略，提高信号质量，减小时钟信号反射。图8 到图10 列出了Memory 的典型CLK 信号、地址信号、数据信号、控制信号的PCB 走线图以及在HyperLynx 仿真软件的BoardSim 工具下的仿真波形，MPC107 和SDRAM 芯片的IBIS 模型均来自于芯片厂商（Motorola 和Hynix）。
注：U5.D12(MPC107)为驱动端，U5.E13(MPC107)为接收端。
图2- 8 SDRAM 时钟信号“SDRAM-SYNC-IN”仿真波形
注：U5.E8(MPC107)为驱动端，U28.35 和U81.34(HY57V561620BT-H)为接收端。
图2- 9 SDRAM 地址信号“MA9”仿真波形
注：U5.J1(MPC107)为驱动端，U31.F3(28F128J3A)和U83.45(HY57V561620BT-H)为接收端。
图2- 10 SDRAM 数据信号“MD5”仿真波形
注：U5.E6(MPC107)为驱动端，U82.19 和U83.19(HY57V561620BT-H)为接收端。
图2- 11 SDRAM 控制信号“CS#”仿真波形
6 PCI 总线信号完整性分析
板上有两条PCI 总线：PCI0 为32bit@33MHz，PCI1 为64bit@66MHz。设计线宽5mil，特征阻抗为51.3ohm。
6.1 PCI 总线时序参数
在PCI 总线信号的电气特性上，不采用端接技术，而是利用信号的反射。采用经过仔细选择、相对弱的输出驱动器，部分地驱动信号线到期望的逻辑状态，一般情况下，驱动器仅驱动信号达到期望逻辑电压的一半。
当信号延PCB 线向前传输并到达线的末端时，发生反射并且信号电压幅度加倍。在返回过程中再次通过每个设备，每个设备的输入就有了一个有效的逻辑电压。最后，返回到源端的波被驱动器内部的阻抗所吸收。利用这一方法，驱动器的尺寸和浪涌电流减半。注意信号反射发生在相邻的时钟上升沿之间，在时钟信号的上升沿每个设备的输入已经达到稳定状态。
图12 给出了33M 频率的PCI 总线的一些时序参数。
图12 高电平信号反射与加倍（33MHz）
有3 个参数与PCI 信号时序有关：
Tval（输出有效时间）：设备总是在PCI 时钟的上升沿开始驱动信号，Tval 是时钟上升沿到信号有效输出的延时时间。驱动器必须保证其输出电压尽早稳定，从而保证在时钟的下一个上升沿接收端检测到有效的逻辑电平。33M的PCI 信号的输出有效时间规定为最大11ns，66M 下为6ns。
Tprop（传输延迟时间）：信号从源端输出，传播到终端并反射（电压加倍）回源端所需时间。33M 的PCI 信号的传输延迟时间规定为最大10ns，66M下为5ns。
Tsu（建立时间）：在时钟的下一个上升沿（所有接收设备采样其输入）之前，信号在所有输入上都必须稳定在最后状态所需的最短时间。33M 的PCI 总线的REQ#的建立时间是12ns，GNT#的建立时间是10ns，其它信号的建立时间是7ns；66M 的PCI 总线的REQ#和GNT#的建立时间是5ns，其它信号的建立时间是3ns。
Th（保持时间）：信号在采样点（即时钟上升沿）后必须保持其当前逻辑状态的一段时间。PCI 信号的保持时间规定为0ns。
6.2 PCI 总线布线及时序关系验证
对于PCI 总线信号的布线，主要考虑三点：传输线阻抗；布线拓扑结构；信号线长度。
（1）传输线阻抗。布线应满足PCI 规范的阻抗要求，并且有较好的一致性。
（2）布线拓扑结构。采用菊花链式的布线拓扑较为理想，星型拓扑或混合拓扑结构由于信号分叉较多，信号质量不好。
（3）信号线长度。因为信号的Tval、Tsu 等时间参数由芯片本身决定，在布线上能控制的时序参数只有Tprop。信号线的长度将决定Tprop 是否满足要求。
表4列出了PCI 总线信号（不包括时钟信号）与传输速度相关的数据。表2- 4 PCI 总线信号时序分析
注：单个PCI 设备的输入电容取PCI 规范规定的最大值10pF；PCI0（33MHz）总线上有6 个PCI 设
备，故按5 个负载计算电容；PCI1（66MHz）总线上有3 个PCI 设备，故按2 个负载计算电容。 PCI0 总线信号的最大飞行时间为8.658ns，小于PCI 规范的传播延时最大10ns（33M 频率）的限制，满足Tprop 要求。
PCI1 总线信号的最大飞行时间为3.072ns，小于PCI 规范的传播延时最大5ns（66M 频率）的限制，满足Tprop 要求。
6.3 PCI 总线信号仿真
同Memory 信号的时钟一样，PCI 时钟线也采用源端串联匹配。根据信号仿真结果，取33Ω 的串联电阻。下面是一些典型时钟线、地址数据线和控制线的PCB 走线情况和仿真结果。
注：U5.N24(MPC107)为驱动端，U8.23(W83C553F)为接收端。
图2- 13 PCI 时钟信号“W83_CLK”仿真波形
注：U5.J25(MPC107)为驱动端，U23.97(53C860)和U41.48(21143TD)为接收端。
图2- 14 PCI 地址数据信号“AD16”仿真波形
注：U5.G20(MPC107)为驱动端，U41.50(21143TD)和U48.W17(CA91C142B)为接收端。
图2- 15 PCI 控制信号“”仿真波形
7 总结
从上面的信号仿真波形就可以看出，通过设计合理的层叠结构、传输线阻抗、阻抗匹配以及布线拓扑结构，对于几百兆赫兹的信号而言一般都不会存在信号完整性问题。
因为传输线存在传输延迟，对高速信号，特别是总线信号而言，满足信号的时序关系是至关重要的。如果时序关系有问题，信号质量再好也没用。根据总线信号时序要求和芯片数据手册，事先要计算设计各种信号线的合理长度范围，PCB 布局布线时以计算好的信号长度为依据，合理控制时钟线、控制信号线以及地址数据线的走线长度，PCB 布线完成后最后再次计算验证时序关系是否满足。
信号完整性和满足时序关系是逻辑电路功能物理实现的必要保证。(end)
| 
