应对模拟集成到数字设计的挑战 - 文章

应对模拟集成到数字设计的挑战

作者：美信集成产品公司 Bill Laumeister

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许多数字器件中集成模拟电路(也称为模拟模块)，为微处理器、专用集成电路(ASIC)和现场可编程门阵列(FPGA)增加模/数接口。这些模拟模块包括内部电压基准、模/数转换器(ADC)或数/模转换器(DAC)。

如果我们询问不同制造商，他们的模拟器件怎么样？他们会毫无疑问地回答：“相当好。”实际上，在考虑IC的内部时，会发现电路通常是处在相当复杂的环境中：热、噪声、接地反弹、拥挤狭窄的空间、多层，以及不同方向的地线。重新考虑这种环境因素，现在我们再问：IC到底怎么样？答案就变得非常主观了。正如Hamlet所言：“事无善恶，思想使然。”

现在将注意力从模拟IC转向大多数数字IC的架构。数字IC中存在数以百计或数以千计的数字门电路，以数兆赫或数千兆赫的速率改变状态。这些门电路通常共用电源并共用接地。在这种“拥挤”环境下，虽然IC内部需要安装去耦电容，但很难做到。由于数字电路由逻辑门限保护，IC内部的噪底相当高。实际上，数字信号在每级都做了调理(即忽略噪声)。

现在返回到模拟IC的讨论。美信(Maxim)公司应用笔记4345“Well Grounded, Digital Is Analog”介绍了为什么没有利用逻辑门限来保护模拟电路。因此，我们不能说高于某门限的任何模拟电压都为1或低于另一门限的任何模拟电压就是0。在模拟电路中，噪声会逐级累积。因此，模拟IC是“未保护”的，所见即所得。没有公认的分立式屏障或门限去屏蔽或保护，或诸如此类。

这对我们意味着什么？和在日常生活中一样，在电子学中，对于需要适当折衷模拟功能(模块)的应用，也总是必须在参数之间进行权衡。本文将讨论对空间和成本的经济要求如何推动模拟电路向数字晶片发展，以及出现的设计挑战。

性能折衷不可避免

至于数字干扰如何增大噪底，半导体(IC)行业有一个明确、具体的实例，就是斩波运算放大器(图1)。传统的“斩波器”通过中断信号通路，重新校准放大器，从而大幅降低失调和漂移。后来的IC发展在一片公共的硅基片上组合了两个并联放大器。这种设计在两个放大器之间实现了卓越匹配；对一个放大器进行斩波后，将产生的误差信号应用至两个放大器。

在图1中，U1A是主放大器，信号流经该放大器。边路(或归零放大器)为U1B。开关处于采样模式(S位置)时，U1B监测U1A的输入失调电压，并通过在U1A的归零(NULL)引脚施加合适的修正电压，驱动其输出到零。U1B必须首先修正它本身的输入失调，才能修正U1A的失调。开关处于自动归零模式下时(Z位置)，通过临时将U1B从U1A断开，可实现这一目的。通过将U1B的输入短路在一起并将其输出施加到其归零引脚，可以消除U1B的失调。在自动归零模式下，电容C1短暂保持U1A的修正电压。同样，在采样模式期间，C2保持U1B的修正电压。在现代斩波放大器中，C1和C2为片上电容。

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图1：斩波稳定式放大器

在目前的技术中，通过降低失调、温漂以及低频下的1/f或粉红噪声，提高了运算放大器的性能。然而，在有利于某些应用的同时，却降低了其它领域的性能——这就是这个话题的关键所在。斩波器的开关噪声不可避免，它将传播至偏压和衬底。这种噪声发生在高频下，是由于在小电流下开关小斩波器开关造成的。现在想象一下在带有模拟电路的同一衬底上开关成百上千个数字门(每个门有多个开关)的情形。这正是微处理器设计人员在向器件中增加模拟电路时所面临的挑战。

看一下一些IC数据手册是如何给出模拟器件数据的。通常情况下，数据手册仅给出了器件的分辨率和基准电压范围——模拟设计人员希望了解的独立高精度ADC、DAC或电压基准的大多数技术指标难觅芳踪。噪声、动态非线性度(DNL)、积分非线性(INL)、失调、增益和温度系数(tempco)等指标通通没有。这明显说明您正在为达到已知精度而折中某些东西？这是坏事吗？不一定；它取决于具体的应用。

深入了解应用

对于房地产来说，销售中最重要的因素是位置，位置，还是位置；在电子设计中，则是应用，应用，还是应用。如果我们需要以10%的容限测量电压，内置ADC可能就足够了；然而，如果我们需要更高精度，外部ADC可能是更好的选择。再重申一遍，这取决于具体的应用。

分辨率和精度

在数据转换器中，分辨率和精度存在明显差异。分辨率(或者说位数)通常以2的幂来表示。这是一个不错的数字，表示满量程值中有多少个台阶。您可能会说，很好，但是否像是在问一架梯子上有多少个台阶？分辨率没有说明任何关于精度或线性度的信息，尤其是所有台阶的大小是否相同以及是否均匀分布。没有足够的技术指标，我们就不能理解温度变化时会发生什么情况。

图2所示的梯子暗示了(或者说缺乏)精度和线性度。笔直结实的、人所攀爬的梯子表示可靠、可预测的台阶，这正如对高精度ADC或DAC的预期。左边的梯子存在明显问题，它表现出噪声大、不连续(分段很差)、跳跃台阶以及不单调。接下来的梯子则不均匀，在某些位置有压缩，这意味着号称12位(很差的12位)的ADC或DAC实际上是一个好的8位转换器。右侧梯子上的台阶被拉长且不规则；在需要时，它可能不能提供预期的分辨率。这是否意味着没有站人的三个梯子是无用的？并非如此，这取决于具体应用——也许应用仅需要低分辨率测量，那么其中之一就可以采用。

精度和电压基准

首要考虑事项是电压基准。电压基准可用于设置满量程值，控制初始精度，影响温度系数。

为降低系统成本，数字设计人员可能会将ADC包含到微处理器或FPGA中。评估环境噪声的一种简单方式是增加ADC的位数，然后观察会发生什么现象。随后，可以将它视为具有8、10或12个有效位。这并不是一件坏事，即使仅仅是噪声，额外的位数也可能有用。这仍然取决于具体的应用。

假如我们测量变化并不快的信号，我们有足够的时间进行平均。如果噪声真是随机的，那么在每次将采样数量增加一倍时，噪声将增大RMS值，信号将直接增大。因此，将信号电平标准化为1个单位，两次采样产生的信噪比(SNR)将提高3dB。四次采样则将SNR提高6dB，以此类推。然而，如果噪声是相干的(即采样之间的噪声相同)，SNR就不会提高。实际上，大多数应用中的噪声是随机噪声和相干噪声的组合。您可能会发现在应用中，采样每翻一倍，噪声改善1dB或2dB。这不仅有利于诊断故障及减小噪声源，而且可能还是使应用更加实用或实现的工具。

ADC的内部模拟电压基准也面临数字器件内部的困难。以带有±1%基准的12位ADC为例，数据资料显示可利用外部基准提高精度。我们从数字中可以获得什么信息？ADC的满幅为1V；如果一切完美的话，12位是4095个电平，每级电平0.000244V，或者0.024%。现在，采用±1%的基准电压，就是50个电平或>5位(32)LSB。不必担心，有工具可供使用，利用电子表格计算ADC和基准或DAC和基准相组合的误差预算。

冒着惹恼读者的风险，不能说这就足够了。重要的不是误差，而是了解具体应用是否可接受这样的误差。

开环、闭环和伺服环路

转换器应用有两种明显不同的类型：开环和闭环。开环应用要求精度最为严格。例如，ADC可能要求具有特别、可预测输出编码的高精度电压。相反，DAC是任意波形发生器，特定的数字编码总是产生规定的输出电压。闭环应用使用ADC或DAC范围的中间部分，因为它们处于伺服环路之中。伺服动作修正意味着绝对精度并不那么重要，只要转换器是单调的即可。因此，如果在上升方向递增电压，ADC输出编码将总是在上升方向递增。编码不会更改方向(变小或递减)。换句话说就是符号不会变化。单调递减ADC电压时，情况也相同。在伺服或反馈应用中，DAC也需要是单调的。电机控制器就是一个例子：无论电机电力线电压或施加的负载如何变化，电机控制器保持电机速度恒定。

在图3中，波形A的绿色实线显示了理想的线性度；蓝色虚线所示为可接受的伺服非线性；非单调的红色虚线所示为不可接受的线性度。波形B中，蓝色虚线和箭头所示为正确伺服动作。尽管具有非线性，伺服动作总是朝向中心，虽然信号返回至中心的增益和速率并不完美。然而，红色虚线和箭头所示的情况下，伺服动作的方向实际上是错误的，即朝向非单调区域。这将引起伺服故障(为了试图稳定在错误的位置点而引起振荡)，从而损坏电机或其它受控机械设备。

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图3：波形A所示为传递函数，波形B所示为伺服动作

如果ADC或DAC(集成至数字器件)位于伺服环路之内或处于低精度开环应用中，内部电压基准可能就足够了。如果应用要求较高，可使用IC生产商(例如美信集成产品公司)提供的ADC、DAC和电压基准。

外部电压基准

任何处理小信号或敏感信号的电路都需要干净的低噪声电源。对于模拟电路，电压基准可能是这种稳定的低噪声电源。如果提供有独立的电源引脚，模拟电路可以位于FPGA内部；它也可以是连接至FPGA的外部模拟电路。

电压基准为ADC和DAC提供稳定的基准，而有利于FPGA。基准就是具有保证初始精度及温度稳定性的小电源。为了实现更高的精度，许多电压基准可以通过数字电位器在外部微调几个百分比。这种微调可以补偿ADC和DAC的满量程增益误差。

电压基准不仅限于FPGA应用，它也可以为射频低噪声放大器(LNA)、运算放大器、多路复用器及滤波器提供小功率。

脉宽调制(PWM)和逻辑转换器

典型数字电源的电压容限为±5%至±10%，这对数字电源是相当合理的水平。由于数字系统具有固有门限，数字器件将忽略电压容限并抑制噪声。

FPGA输出通常使用DAC或PWM信号控制电机阀门和其它的执行器。外部DAC的优点是分辨率较高，电压基准更干净，频率响应一般较好。然而，使用PWM信号的改进则更为微妙。在许多情况下，与PWM相比，DAC对低通滤波的要求较低，并具有较快的响应时间或较宽的频率响应。但使用PWM信号时，FPGA可对高频时钟进行计数，使时间轴的精度非常高。然而，电压轴精度不高、噪声大。这是因为PWM使用的电源与其它数字部分使用的电源相同。

相反，PWM是模拟输出，电压和噪声不会被门限抑制或调节。数字(多噪声)PWM输出需要被转换为连接至高精度电压基准的干净模拟信号。可以利用晶体管实现这一要求，但使用双电源逻辑转换器则更为简单。转换器可以使用模拟电源，噪声将更低。如果要求更高精度，可以使用低噪声电压基准。这样就优化了PWM信号，使其在时间和幅值上都较为精密。这种精度也把将PWM信号平滑为缓变直流信号通常需要的低通滤波器的复杂度降至最低。

本文小结

数字设计对于任何人来说都非常难，这正是我们在讨论ASIC和FPGA的模/数接口的应用笔记及模拟模块中融入基准的原因。这有利于帮助设计避免误差、计算错误，或最后一分钟的颠覆性更改。这节约的不仅是将电路移至外部器件，还包括影响产品上市的设计时间，以及制造、测试和调试时间。避免器件走弯路或返工从来不是一件坏事，甚至可能在竞争对手失败的项目上取得成功并占有市场。

文章内容仅供参考 (投稿) (如果您是本文作者，请点击此处) (11/27/2012)


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