随着集成电路技术的飞速发展和对消费类电子产品--特别是便携式(移动)面向客户的电子产品的需求,推动了SoC(System on Chip)的飞速发展,也给人们提出了许多新的课题[1]。对于电池驱动的SoC芯片,已不能再只考虑它优化空间的两个方面--速度(performance)和面积(cost),而必须要注意它已经表现出来的且变得越来越重要的第三个方面--功耗[1],这样才能延长电池的寿命和电子产品的运行时间。
在功耗管理模块中有三种情况需要用到多路选择器:
a. 由Slow模式切换到Normal模式;
b. 在Normal模式下重新配置PLL;
c. 由Normal模式切换到Slow模式。
图4是功耗管理模块中的一个二选一MUX。它的控制信号是OscillatorOrMPLL,两个选择源是clk_MPLL和clk_Osci,输出是out_ClockSource。当OscillatorOrMPLL为“1”时,MUX选中clk_Osci;当OscillatorOrMPLL为“0”时,MUX选中clk_MPLL。在MUX选择其中任何一个时钟信号之前,clk_MPLL或clk_Osci必须已经稳定下来了。强调一下,这里的稳定不是指已经输送出完整的时钟信号,而是输送出高电平或低电平。这样当选择开关达到它们那一方时,接受到的是没有毛刺的且对整个SoC不会产生操作的时钟信号。虽然在这时因为这种操作把SoC的频率降了下来,但这是暂时的(大约2~3个晶振时钟周期),因此对整个SoC性能的影响是微乎其微的。接下来被选中的信号(clk_MPLL或clk_Osci)才开始输送出没有毛刺的时钟信号,从而最终送出的时钟信号是去除了毛刺的。图5是系统从Slow模式切换到Normal模式时的时序图。通过配置功耗管理模块的内部寄存器打开PLL,即in_PLLStartOrStop信号,由它触发Slow2Normal_r信号,表明当前将要从Slow模式过渡到Normal模式。然后,由这个信号触发Lock Time 计数器开始计数(计数值由PLL的IP提供商所给的公式中确定),接着先把晶振时钟的使能信号关掉,再把多路选择器打到MPLL那一方。最后,把PLL时钟的使能信号打开,这时得到的就是经过倍频的PLL时钟。从时序图可以清晰看出,在时钟源切换的过程中,最终送出的时钟(out_ClockSource)频率会很明显地降低下来(大约是晶振时钟频率的1/3或1/2);但是如果选择的晶振时钟频率在10MHz以上,则不会对整个SoC芯片的性能产生影响。
该低功耗管理方案已经应用于我们设计的一款SoC芯片--Garfield。经过表2所列Power Compiler的功耗分析,可以清晰地看出:在Slow模式下的功耗仅为Normal模式下功耗的17%左右,而在Sleep模式下的功耗更低。参考文献
1 Bill Moyer. Low-Power Design for Embedded Processors
2 Jerry Frenkil, Sequence Design Inc. Santa Clara, CA A multi-level approach to low-power IC design. IEEE Spectrum (Volume 35, Number 2, February 1998)
3 Secareanu Radu M. David Albonesi and Friedman Eby G. A Dynamic Reconfigurable Clock Generator. Motorola, Inc, Semiconductor Products Sector, Digital DNA Laborites, Tempe, AZ 85284 University of Rochester, Department of Electrical and Computer Engineering, Rochester, NY 14627-0231
4 Nassiri Hamid R. Low power design. Synopsys SUNG
5 Rabaey Jan M. A Design Perspective--数字集成电路设计透视. 1999
6 Caldari M, Conti M, Crippa P, et al. Dynamic Power Management in an AMBA-Based Battery-Powered System. Departimento di Elettronica e Automatia, University of Ancona Via Brecce Bianche, I-60131 Ancona, ITALY
7 Sujit Dey, Anand Raghunathan, Jha Niraj K, et al. Controller-based power management for control-flow intensive designs. 1999
8 MIPS Technologies Inc. Darren Jones. How to Successfully Use Gated Clocking in an ASIC Design
9 AMBA Specification 2.0 . ARM corporation(end)