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从封装技术发展来看半导体设计仅仅是刚“起步”！ |
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作者：MOSIS 公司 Wes Hansford |
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当创建一款新型的IC时，开始时关注的焦点很自然是设计。随着亚微米工艺的普及，在进入流片阶段以及随后的验证阶段后，掩模和晶圆制造成本都大幅增加，于是多项目晶圆(MPW)业务目前正在得到普及和增长。然而除非到了最后，人们不会投精力于器件的封装。这可能是由于一些半导体制造商和MPW提供商都对封装关注较少的结果，或者说是人们通常将其视作为最后才需要关注的事情。然而事实上，在芯片的创建过程中，无论是用于开发测试，还是用于最终的器件，选择一款合适的封装，不仅只是缩短上市时间，还会为用户带来切实的利益。封装的选择从未像今天这样重要，如今一些MPW提供商也意识到了在整个芯片开发过程中为芯片开发商提供一个最优封装的重要性了。最常见的做法是与知名的封装专家一道选取。下面请看一下都有什么样的选择以及他们是怎么选取的。
开口腔型封装
开口腔型封装最适合于聚焦离子束(FIB)分析和开发过程中依赖于探针测量的半导体器件。为了加速设计工作，并确保转入批量生产之前器件的完整性，能够对裸片直接进行测试是一个非常重要的考量。但是，直到不久前，这些封装通常还都是陶瓷封装。这类封装不仅仅很贵，关键是由于封装中的内部互连与最后封装中所用的不一样，导致无法对高速信号的完整性进行精确评估。但这种现象最近得到了改变，设计中已可利用各种常见形式的开口腔型封装，这些形式包括QFN/MLP、QFP和SOIC/SSP。这些预铸的封装满足最新的JEDEC外形和引脚迹线标准。通过对其铜引线框进行镀金满足军用标准，故具有稳定的机械性能，并具有与在大批量生产中所用的全密封封装非常相近的电性能。典型的封装尺寸从3x3mm到10x10mm。
图1：目前开口腔型封装可用于表面贴装和引脚型器件的各类塑封封装中，如QFN和SSOIC
芯片级封装
由于成本相对较低，体积小，性能高等原因，芯片级封装正在日益普及。它能够为裸片表面提供保护，将PCB和裸片间的应力减到最小，而且容易改变裸片和PCB之间的互连。由于内部互连的距离最短，其高速信号性能特别好。与传统的晶片制造、切片和封装工艺不同，晶片的芯片级封装先对整个晶片进行完全封装后在进行切片分割。
实现一个CSP的过程为：先用一层钝化材料(聚酰亚胺)覆盖晶片，然后刻蚀到邦定焊盘的过孔，这些邦定焊盘通常位于每个器件的周边，在用导体材料来填充过孔。然后淀积连接过孔顶端的铜线层，形成整个芯片上方的矩阵连线图。通过焊料泵冲来实现连接PCB的焊球，实现的方法是先淀积一厚层的钝化材料，然后刻蚀过孔到所期望的连接点上，再用焊料填充过孔。然后去除钝化顶层，表面张力的作用将成排的焊接点形状变成球形。最终形成图3所示的结构形状。通过将关键信号放置到器件的外面，使它们与芯片的连接距离最短，可以实现最高的性能。另外因为在芯片的周围没有绝缘封装层，热量容易被耗散掉，因此芯片级封装还提供了非常好的热性能。
图3：具有焊料冲块的芯片级封装
芯片叠层封装
当X-Y平面上的空间非常稀缺时，可以采用叠层封装。叠层封装非常高效率地利用母板面积，不仅减小了尺寸和重量，还降低了系统成本。利用MPW方法，再加上叠层封装，可以使复杂的系统的建模快于开发单芯片。因此，采用叠层封装是在将所有类型的电路移入单一工艺过程中验证设计是否符合系统要求的好方法。例如，设计中的闪存，数字电路和模拟电路可以用不同的裸片制造，然后放置到同一封装中。这种封装形式带来了一定的灵活性，可以将定制芯片与商用现成芯片结合在一起来降低成本。在进行层叠之前要对裸片进行测试，以确保用的都是已知的好芯片(KGD)，从而将浪费减到最小。在实现叠层结构时有三种不同的方案：同尺寸裸片堆叠，金字塔式堆叠，悬吊式交叉堆叠，详见图4a-c。
图4a: 金字塔式堆叠
图4b：同尺寸裸片堆叠
图4c：悬吊式交叉堆叠
当所用的裸片只有两片时，最高封装高度通常为1.4mm以内。当电路板的面积特别有限时，可以堆叠3片甚至更多的芯片，但高度会高一些。
堆叠封装最常见的应用是一些便携式电子设备，像手机、PDA、便携式摄像机以及其他消费类无线系统。
系统级封装(SIP)
如今系统级封装日益普及，这不仅是因为其高密度，还有一个原因就是由于无源元器件的体积不断减小，使得加工处理变得越来越困难和昂贵。如今1x0.5mm的陶瓷电容在普遍使用，而耐压为6.3Vdc、容量为1000pF的电容的尺寸已经降到0.4x0.2mm。然而，对于处理这些微小器件的固定设备来说，要充分利用小型化的优势并降低其成本是非常困难的。SIP封装方式通过将多片集成电路，分立半导体器件和众多的无源元器件组合到一个封装内，在一个模块内构成了一个完整的功能系统，在电路板组装过程中，该模块就像一个标准的元器件一样。与采用一个裸片的系统级芯片不一样，SIP只是将多片电路或多个元器件通过堆叠或布设集成到一个通常是BGA层板或者QFP引线框的基片上。SIP的性能和体积要优于元器件级设计方案。在数字电路设计中，它还能提供比基于系统级芯片的设计更宽的存储器带宽，而对于模拟和混合电路，由于无源器件和有源元器件的距离非常接近，将寄生电容和有害的引线电感减到了最小，从而优化了高速信号性能。
SiP有时采用定制封装，不过更多是标准的封装，包括BGA、QFP和QFN。
图5：系统级封装将IC、分立和无源元器件集成到一个定制或标准外形的SIP中
本文小结
如今，某些MPW业务提供商还提供比裸芯片多得多的服务。包括MOSIS的一些提供商，能够提供增值服务，帮助实现成功的芯片或者系统级封装。由于富有经验的MPW提供商具有数以千计的成功设计经验，其经验不仅仅能够用来降低成本，还能够通过合适的封装选择，来优化性能和用户的特定需求，来实现器件的竞争优势。从这个角度说，半导体设计仅仅是刚起步！
作者：Wes Hansford
集成电路制造业务部副经理
E-mail: hansford@mosis.com(end)
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| 文章内容仅供参考
(投稿)
(7/3/2008) |
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