引言
TI推出的THS1041是一款10位、40MSPS、CMOS高速模数转换器(ADC)。该转换器具有诸多优异的特性，其中包括：单节3V电源、低功耗、灵活的输入结构、内置可编程增益放大器(PGA)以及内置钳位功能。由于上述这些特性(特别是内置的钳位功能)，多年来THS1041已在各种应用中得到广泛使用。钳位功能可以使该器件能够生成并输出一个针对灵活ADC应用的缓冲DC电压，例如，为ADC提供一个共模电压或允许ADC模拟输入端AC耦合视频信号上的DC恢复，这一功能可被启用或禁用。如图1所示，THS1041的钳位功能由一个片上数模转换器(DAC)、逻辑控制、一个钳位输入端、一个缓冲器以及一个钳位输出端组成。根据其Clamp引脚是否从外部源接收到了一个DC或脉冲信号，该钳位输出可以是一个连续的或非连续的DC信号。当该非连续的DC信号被施加到ADC单端(SE)输入电路以提供共模电压时，ADC模拟输入端的DC稳定性就成为我们所担心的问题了。当钳位功能和SE输入结构被同时使用时，有些用户就开始怀疑DC稳定性问题了。本文展示了一些测试数据，这些数据解释说明了在这种应用条件下DC电压如何运转以及当钳位功能开启时如何获得高佳的ADC性能。
钳位功能
如图1所示，THS1041的钳位功能是通过设置4个引脚(Clampin引脚、Clampout引脚、Clamp引脚和Mode引脚)以及该器件的内部寄存器实施的。凭借片上DAC，就可以将来自THS1041内部寄存器的由数据总线b0～b9书写的数字数据转换成一个模拟DC电压，然后该电压将被缓冲并通过内部开关输出到Clampout引脚。缓冲器和DAC之间的内部开关可以根据寄存器的设置方式进行开启或关闭。该DAC可提供电压范围介于参考电压REFT和REFB之间的不同的DC电压，以满足不同的应用要求。设置Mode引脚不同的电压电平将允许内部缓冲器输入端与一个内部固定的DC电压相连，或与一个外部DC电压输入端的Clampin引脚相连。Clampout引脚通过控制Clamp引脚上的DC信号或脉冲信号可以和钳位功能的缓冲器输出端连接或断开。通过一个ADC差动输入或SE输入结构，THS1041的钳位功能可以被开启。其来自Clampout引脚的输出可以被连接至两个模拟输入端AIN+和AIN-以提供共模电压或仅连接至其他应用其中的一个输入端。
图1：THS1041钳位功能结构图
图2显示了SE输入端具有钳位功能的THS1041的基本结构。将Mode引脚设置为AVDD/2可使该器件进入一个内部参考模式；且Clampout引脚的DC电压来自Clampin引脚，而不是来自内部DAC。钳位功能的输出端Clampout被连接至AIN+，此外该输出端还通过钳位脉冲控制应用的一个小电阻器R被连接至电容器C2。电容器C2不但用于当Clampout在钳位脉冲间隔期间被内部断开时保持DC电压，而且还用于耦合从源到AIN+的AC信号。另一个ADC模拟输入端AIN-被连接到一个外部DC源，而且对于正常运行而言应具有和AIN+相同的DC电压。Clamp引脚将控制Clampout和缓冲器输出端之间的内部开关。当Clamp为高电平逻辑时，Clampout就被内部连接至缓冲器输出端；当Clamp为低电平逻辑时，Clampout就和缓冲器输出端断开。
图2：THS1041的钳位模式结构
利用钳位DC控制功能测试DC行为
钳位DC控制就是在Clamp引脚施加一个DC信号以控制Clampout引脚的内部缓冲器接入。为了了解当钳位功能开启时AIN+和AIN-端的DC行为，我们将两个不同的DC电压施加到AIN+和AIN-，并且对Clamp端的逻辑电平进行手动控制。根据图2中的结构，Clampin端的V2被设置为1.5V，AIN-端的V1被设置为1V，C2为0.6μF且R为10Ω。在这种情况下，我们没有将AC信号施加到模拟输入端AIN+。ADC时钟将以40MHz运行。当Clamp被手动设置为高逻辑电平(3VDC)时，AIN+将稳定在1.5V；当Clamp被手动设置为低逻辑电平(0VDC)时，AIN+将稳定在1V。换句话就是说，当Clamp引脚为高逻辑电平时，AIN+端的电压将由内部缓冲器驱动；当Clamp引脚为低逻辑电平时，AIN+将与缓冲器断开，且其电压将向AIN-端的电压漂移。另外，如果AIN-正在浮动，那么AIN-端的电压将追随AIN+端的电压。在AIN+和AIN-端的电压源被断开以后，他们二者的DC电压将向着对方彼此相互漂移，这是因为在多个时钟周期以后的保持阶段在ADC采样与保持电路的采样电容之间发生了显著的内部充电或放电。测试数据如表1和表2所示。
表1和表2中的测试数据(该数据是在ADC时钟被激活的情况下测量得出的)显示将模拟输入引脚与源断开会使其DC电压相互影响；当ADC时钟处于非激活状态时，AIN+和AIN-端的DC电压不会相互影响(请参见表3和表4)。此外，虽然使用C2与否都不会影响DC电压测试结果，但是确实会影响AIN+端电压变化的转换时间。
利用钳位脉冲控制功能测试DC行为
钳位脉冲控制就是在Clamp引脚处施加一个脉冲信号以控制Clampout引脚的内部缓冲器接入。为了观察THS1041模拟输入端的DC行为，我们将一个脉冲信号而非一个DC信号施加到具有16kHz和6%占空比的Clamp引脚(请参见图2)。与之前的测试相类似，将去耦电源的1V固定DC电压施加到Clampin，并将一个可变DC电压施加到AIN-。在这种情况下，在脉冲钳位期间，AIN+被内部缓冲器驱动至1V，并且当AIN-为1V时，在钳位脉冲间隔期间，电容器C2很好地保持了该电平。电容C2必须要足够大且钳位脉冲间隔要足够小以使AIN+端的DC电压与Clampin端的DC电压保持一致。但是，如果AIN-端的DC偏移与AIN+端的DC偏移设置的不一样，那么DC信号就出现失真。如前所述，当一个引脚或另一个引脚正在浮动时，模拟输入引脚处的DC电压就会发生漂移。利用钳位脉冲控制进行的测试进一步证明了这一表述。在将一个脉冲施加到Clamp引脚时，DC漂移表现为一个电压峰值，这一现象是通过图3所示的示波器观察到的。
图3：峰值可出现在AIN+端(AIN-端上具有DC电压)。
该峰值周期性地出现在钳位脉冲频率时的AIN+端，且其幅度会随着模拟输入引脚间DC压差的增加而增加。测试数据显示，当Clampin被连接到一个1V电源且AIN-被连接到一个0.5V电源时，在钳位脉冲逻辑高电平和逻辑低电平期间AIN+端的DC测量值为1V。AIN+端的AC测量值为大约20mV的正峰值，并且会在钳位脉冲从低到高的转换时出现。当AIN-被连接到一个1.5V电源且Clampin仍然被连接到一个1V电源时，AIN+端的DC测量值为1V。AIN+端的DC测量值是一个大约为30mV的负峰值，并且会在钳位脉冲从低到高的转换时出现。当AIN-被连接到一个1V电源(与AIN+端的DC电压相等)时，就会出现该峰值且AIN+端的1V DC电压平滑稳定。
更多的测试显示，当钳位脉冲的占空比变高时，峰值就会变小。在Clampout引脚处添加一个电容器C3将会大大限制该峰值。
钳位脉冲控制条件下的THS1041 AC性能
模拟输入端AIN+处的峰值会降低THS1041的AC性能(请参见图4和图5)。图4和图5均为在钳位脉冲控制和模拟输入引脚上不同DC电压条件时THS1041的FFT图。该FFT图是由Labview FFT程序根据HP1600逻辑分析器从THS1041 EVM采集的数据生成的。EVM模拟输入端的测试信号为一个2.2-MHz的正弦波，振幅为-20dBFS(即低于ADC满量程20dB)。该测试信号由一个HP8644正弦波生成器生成，并通过一个板上变压器由THS1041 SE输入端完成接收(本测试EVM板详尽的设置工作将在本文的后面讨论)。由HP8644触发的脉冲生成器将以40MHz运行THS1041输入时钟。钳位脉冲由具有15.6kHz频率和50%占空比的脉冲生成器生成。
图4：钳位模式下THS1041的FFT，模拟输入引脚之间的DC压差为0.5V
图5：钳位模式下THS1041的FFT，模拟输入引脚之间的DC压差为0V
在时域中，峰值周期性地出现在图3所示的钳位脉冲频率上。在频率域中，峰值出现在FFT上的15.6kHz频率处(频率轴的低端)。当模拟输入引脚上的DC压差为0.5V(AIN+为1V，而AIN-为0.5V)时，15.6kHz频率时的峰值为-67dBFS，这是FFT中最大的峰值(请参见图4)。该峰值要比FFT上的任何谐波都要高许多，并且有利于实现较低值的无杂散动态范围(SFDR)。当压差为0V(AIN+和AIN-均为1V)时，相同频率时的峰值为-82dBFS，提高了15-dB(请参见图5)。该峰值不但低于二阶和三阶谐波，而且还低于总谐波失真(THD)。
图4和图5显示：随着AIN+和AIN-之间的DC压差增加到一定的水平，如果输入模拟信号小，SFDR则会下降并且会变得比THD更为糟糕。如果Clampout处的去耦电容C3(请参见图2)不够大的话，尤为如此。在这些测试结果的基础上，我们利用Clampout处不同的去耦电容进行了进一步的测试。由于一个-21dBFS(低于THS10412V满量程输入21dB)模拟输入振幅、一个0.4μF的C3值以及AIN+和AIN-之间一个0.5V的DC压差，SFDR比THD要低大约16dB。在相同C3值的情况下，当AIN+和AIN-之间的DC压差降至0V时SFDR要比THD低3dB。如果C3被增加至1.4μF，那么包括SFDR、THD以及信噪比(SNR)在内的整体AC性能就会大大提高。因此，当AIN+和AIN-之间的DC压差为0V时SFDR要比THD高大约5dB，且当AIN+和AIN-之间的DC压差为0.5V时SFDR要比THD低大约6dB。该测试数据如表5所示。表5：不同C3值以及AIN-处不同DC电压时(钳位脉冲处于开启状态且模拟输入为-21dBFS)的THS1041 AC性能
 该测试数据显示：AIN+和AIN-之间的DC压差不仅可导致模拟输入端的一个峰值，而且还会导致过早的输出饱和，从而降低最大的模拟输入振幅。例如，当AIN+和AIN-之间的DC压差为0.5V时(AIN+为1V)，最大模拟输入振幅就必须要低于满量程20dB以避免输出饱和。当AIN+和AIN-之间的DC压差为0.3V时(AIN+为1V)，最大模拟输入振幅就要低于满量程3.5dB。因此AIN+端和AIN-端的DC电压应相同以保持最佳的AC性能和规定的最大输入振幅。
该测试数据还显示：随着最大模拟输入振幅的降低，THS1041似乎可以容许在AIN+和AIN-之间有一个小的DC压差以保持规定的AC性能(请参见表6)。在此测试中，模拟输入正弦波为2.2MHz(1.4V峰至峰)，低于THS1041满量程3.5dB。采样速率为40MHz，钳位脉冲为16kHz(6%占空比)，模拟输入端的DC压差为0.3V(AIN+为1V，AIN-为0.7V)。因此，AC性能仍符合规范的要求——SNR为59dBFS，SFDR为70dBc以及THD为64dBc。表6：SE输入、钳位脉冲控制以及模拟输入端0.3V DC压差时的THS1041 AC性能
 测试设置条件
该AC性能测试是基于THS1041 EVM板得出的，EVM原理图请参见参考书目2。EVM的基本SE结构与图2中的基本SE结构相类似——C2为0.6μF，C3为1.4μF，AIN-端的DC源与一个3.3V电源断开。在EVM板上，对于SE输入端而言，T1(变压器)的引脚1是开放的，且J2为模拟输入。引脚1～2的跳线在W1和W2处为开启状态，引脚1～2的跳线在SJP6处为关闭状态，且引脚1～2的跳线在SJP2和SJP1处为开启状态。
结论
为了保持THS1041最大的输入范围和最佳的AC性能，施加到模拟输入端AIN+和AIN-的共模电压应满足产品说明书中的要求，且施加到AIN-的DC电压应与具有一个SE输入结构的AIN+的DC电压相等。当钳位功能处于开启状态且有一个脉冲信号被施加到Clamp时，在AIN+和AIN-端施加不同的DC电压会导致在模拟输入端出现一个峰值。模拟输入端AIN+和AIN-之间的DC压差越大，峰值就越大。如果钳位脉冲的占空比下降，峰值也会变得更大。这是因为AIN+和AIN-的外部电压源被断开时，二者的DC电压均向着对方彼此相互漂移。因此，ADC采样与保持电路的采样电容之间就会在保持阶段发生内部充电或放电。AIN+和AIN-之间的DC电压差还会引起过早的输出饱和并降低最大模拟输出振幅，因此该压差必须要有一个极限。增加Clampout处的去耦电容将最小化峰值，提高模拟输入端的DC压差容限并提高THS1041的整体AC性能。这一结论是基于THS1041基准测试得出的。对其他高速ADC而言，本文中的观察与测试方法也是非常有用的。
参考书目
如欲了解有关该文章的更多详情，您可以登录www-s.ti.com/sc/techlit/slas289和www-s.ti.com/sc/techlit/slau079，下载一个有关下列资料的Acrobat Reader文件。
文件名称
1、《具有PGA和钳位功能的10位、40-MSPS模数转换器》THS1041产品说明书。
2、《针对THS1040/THS104110位ADC的THS1040/41评估板》用户指南。(end)
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