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基于VHDL语言的卷积码编解码器的设计
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1引言

数字信息在有噪信道中传输时,会受到噪声干扰的影响,误码总是不可避免的。为了在已知信噪比的情况下达到一定的误码率指标,在合理设计基带信号,选择调制、解调方式,并采用频域均衡或时域均衡措施的基础上,还应采用差错控制编码等信道编码技术,使误码率进一步降低。卷积码和分组码是差错控制编码的2种主要形式,在编码器复杂度相同的情况下,卷积码的性能优于分组码,因此卷积码几乎被应用在所有无线通信的标准之中,如GSM ,IS95和CDMA2000的标准中。

目前,VHDL语言已成为EDA领域首选的硬件设计语言,越来越多的数字系统设计使用 VHDL语言来完成。原因是通过VHDL描述的硬件系统“软核”便于存档,程序模块的移植和AS C设计源程序的交付更为方便。因此,他在IP核的应用等方面担任着不可或缺的角色。在某扩频通信系统中,我们使用VHDL语言设计了(2,1,6)卷积码编解码器,并经过了在FPGA芯片上的验证实验。

2卷积编码器

卷积码通常记作(n0,k0,m),其编码效率为k0/n0,m称为约束长度。(n0 ,k0,m)卷积码可用k0个输入、n0个输出、输入存储为m的线性有限状态移位寄存器及模2加法计数器电路来实现,卷积码的编码方法有3种运算方式:离散卷积法;生成矩阵法;多项式乘积法。此外,卷积码的编码过程还可以用状态图、码树图和网格图来描述。本文设计的编码器考虑到硬件电路的实现,选择了多项式乘积法。本系统所选卷积编码器如图1所示,该卷积编码器为(2,1,6)自正交卷积编码器。

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3大数逻辑解码器

卷积码的解码可分为代数解码与概率解码2类。大数逻辑解码器是代数解码最主要的解码方法,他既可用于纠正随机错误,又可用于纠正突发错误,但要求卷积码是自正交码或可正交码。 本文所选(2,1,6)系统自正交卷积码的大数逻辑解码器如图2所示。

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图2中,I端输入信息码元,P端输入校验码元。解码器把接收到的R(D)中的每一段信息元送入编码器中求出本地检验元,与其后面收到的检验元模2加。若两者一致,则求出的伴随式分量si为0,否则为1。把加得的值送入伴随式寄存器中寄存。当接收完7个码段后开始对第 0码段纠错,若此时大数逻辑门的输出为1,则说明第0码 段的信息元有错。这时正好第0子组的信息元移至解码器的输出端,从而纠正他们。同时,纠错信号也反馈至伴随式 寄存器修正伴随式,以消去此错误对伴随式的影响。如果大数判决门没有输出,则说明第0子组的信息元没有错误,这时从编码器中直接把信息元输出 。

4卷积码编解码器的VHDL设计

4.1VHDL设计的优点与设计方法

与传统的自底向上的设计方法不同,VHDL设计是从系统的总体要求出发,采用自顶向下( toptodown)的设计方法。其程序结构特点是将一项工程 设计(或称设计实体),分成外部(即端口)和内部(即功能、算法)。在对一个设计实体定义了外部端口后,一旦内部开发完成,其他的设计就可以直接调用这个实体。

本设计所用VHDL设计平台是Altera的MAX+PlusⅡ EDA软件。MAX+PlusⅡ界面友好,使用便捷;他支持VHDL,原理图,V语言文本文件,以及波形与EDIF等格式的文件作为设计输入;并支持这些文件的任意混合设计;具有门级仿真器,可以进行功能仿真和时序仿真,能够产生精确地仿真结果;支持除APEX20K,APXⅡ,Mercury,Excalibur和Stratix系列之外的所有Altera FPGA/CPLD大规模逻辑器件。设计中采用的FPGA器件是Altera的FLEX系列芯片FLEX 10K20。用MAX+PlusⅡ软件进行VHDL设计的过程是:

(1)用Text Editor编写VHDL程序。
(2)用Compiler编译VHDL程序。
(3)用Waveform Editor,Simulater仿真验证VHDL程序。
(4)用Timing Analyzer进行芯片的时序分析。
(5)用Floorplan Editor安排芯片管脚位置。
(6)用Programer下载程序至芯片FLEX10K20。

在实际的开发过程中,以上个步骤需反复进行,直至将既定的VHDL设计通过所有的测试为止。(end)
文章内容仅供参考 (投稿) (如果您是本文作者,请点击此处) (1/20/2007)
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